{"id":103840,"date":"2018-03-11T10:26:32","date_gmt":"2018-03-11T10:26:32","guid":{"rendered":"https:\/\/www.deberes.net\/tesis\/sin-categoria\/mejora-del-rendimiento-y-reduccion-de-consumo-de-los-procesadores-multinucleo-usando-redes-heterogeneas\/"},"modified":"2018-03-11T10:26:32","modified_gmt":"2018-03-11T10:26:32","slug":"mejora-del-rendimiento-y-reduccion-de-consumo-de-los-procesadores-multinucleo-usando-redes-heterogeneas","status":"publish","type":"post","link":"https:\/\/www.deberes.net\/tesis\/tecnologia-de-los-ordenadores\/mejora-del-rendimiento-y-reduccion-de-consumo-de-los-procesadores-multinucleo-usando-redes-heterogeneas\/","title":{"rendered":"Mejora del rendimiento y reducci\u00f3n de consumo de los procesadores multin\u00facleo usando redes heterog\u00e9neas"},"content":{"rendered":"<h2>Tesis doctoral de <strong> Antonio Flores Gil <\/strong><\/h2>\n<p>La industria de los semiconductores es capaz de integrar hoy en d\u00eda miles de millones de transistores en un \u00fanico chip. Adem\u00e1s se estima que seguiremos siendo capaces de doblar esta capacidad de integraci\u00f3n cada dos a\u00f1os durante la siguiente d\u00e9cada.  Esta tendencia ha permitido a los arquitectos de computadores construir multiprocesadores en un solo chip (cmps). La mayor\u00eda de la industria coincide en que la arquitectura multin\u00facleo es el camino a seguir y que en esta d\u00e9cada se har\u00e1n realidad dise\u00f1os con decenas de n\u00facleos. As\u00ed, intel anunci\u00f3 recientemente un prototipo de investigaci\u00f3n con 80 n\u00facleos denominado polaris y la empresa tilera ha lanzado este mismo a\u00f1o su procesador tile64 que implementa 64 n\u00facleos conectados a trav\u00e9s de cinco mallas bidimensionales, cada una de las cuales est\u00e1 especializada en un uso diferente. Siguiendo esta l\u00ednea es probable que, en un futuro pr\u00f3ximo, cmps con varias decenas (o incluso centenas) de n\u00facleos de procesamiento sean dise\u00f1ados mediante arrays de de peque\u00f1as baldosas id\u00e9nticas conectadas a trav\u00e9s de una red de interconexi\u00f3n directa. Estas arquitecturas en baldosas presentan una soluci\u00f3n escalable para manejar la complejidad en el dise\u00f1o y el uso efectivo de los recursos disponibles en las futuras tecnolog\u00edas vlsi.  uno de los cuellos de botella que sufren las arquitecturas cmp, tanto a la hora de conseguir un alto rendimiento como desde el punto de vista de la eficiencia energ\u00e9tica, es el alto coste de las comunicaciones intra-chip a trav\u00e9s de los alambres globales. As\u00ed, estos alambres globales representar\u00e1n cada vez m\u00e1s un problema desde el punto de vista del rendimiento y del consumo conforme mejore la tecnolog\u00eda de fabricaci\u00f3n de los transistores. Esta tendencia se exacerbar\u00e1 en los futuros dise\u00f1os en donde tendremos decenas (incluso centenares) de n\u00facleos.   el objetivo de la presente tesis es el de proponer soluciones para aliviar el alto coste, tanto a nivel de rendimiento como desde el punto de vista energ\u00e9tico, de las comunicaciones intra-chip a trav\u00e9s de los alambres globales. En concreto, se propone utilizar redes heterog\u00e9neas compuestas de alambres con diferentes caracter\u00edsticas de latencia, ancho de banda y consumo lo que permite una mejor adaptaci\u00f3n a las necesidades de los diferentes tipos de mensajes de coherencia de cach\u00e9 que circulan por la red de interconexi\u00f3n.  para demostrar la viabilidad de nuestro enfoque, se dise\u00f1aron varias propuestas conducentes a la reducci\u00f3n del consumo y\/o mejora del rendimiento de estas arquitecturas mediante el uso combinado de redes heterog\u00e9neas con otras t\u00e9cnicas. Nuestra primera propuesta, denominada reply partitioning, propone la divisi\u00f3n de los mensajes de respuesta con datos en un mensaje corto cr\u00edtico que contiene el subbloque de la cach\u00e9 solicitado por el n\u00facleo y un mensaje largo no cr\u00edtico con el contenido completo de la l\u00ednea de cach\u00e9. De esta manera, dividiendo las respuestas con datos, todos los mensajes cr\u00edticos pasan a ser cortos y, por tanto, pueden ser enviados usando los enlaces de baja latencia. Al mismo tiempo, los mensajes largos son ahora no cr\u00edticos y, por tanto, pueden enviarse usando enlaces de bajo consumo sin da\u00f1ar al rendimiento. La segunda propuesta, propone el uso de un esquema de compresi\u00f3n de direcciones en el contexto de una red de interconexi\u00f3n heterog\u00e9nea que permite que la mayor\u00eda de los mensajes cr\u00edticos, usados para mantener la coherencia entre las cach\u00e9s l1 de un cmp, sean comprimidos en unos pocos bytes y transmitidos usando enlaces de muy baja latencia, mientras que el resto de los mensajes siguen usando enlaces base. De esta manera es posible reducir el tiempo necesario para satisfacer un fallo de cach\u00e9 l2 y, por tanto, mejorar el rendimiento. Finalmente, nuestra \u00faltima propuesta explora el uso de t\u00e9cnicas de ocultamiento de la latencia como la preb\u00fasqueda por hardware para aliviar los problemas derivados de las altas latencias de los enlaces globales.  El uso de una red heterog\u00e9nea en este contexto nos permite mejorar la eficiencia energ\u00e9tica de estas t\u00e9cnicas mediante la transmisi\u00f3n de las l\u00edneas prebuscadas a trav\u00e9s de enlaces de bajo consumo mientras que el resto de los mensajes se contin\u00faan transmitiendo usando enlaces de base.  las propuestas fueron evaluadas mediante la simulaci\u00f3n de la ejecuci\u00f3n de un conjunto de aplicaciones paralelas. Los resultados de esta evaluaci\u00f3n muestran que la correcta organizaci\u00f3n de la red de interconexi\u00f3n a la vez que el manejo adecuado de los diferentes tipos de mensajes que circulan a trav\u00e9s de ella tienen un impacto significativo en la energ\u00eda consumida por los cmps; especialmente en el caso de la siguiente generaci\u00f3n de arquitecturas cmp densas. Dichos resultados tambi\u00e9n muestran una mejora del 7%-10% en el rendimiento de las aplicaciones evaluadas para nuestras dos primeras propuestas con reducciones de consumo en los enlaces de hasta el 65%, mientras que en el caso del uso conjunto de redes heterog\u00e9neas y preb\u00fasqueda por hardware nuestra propuesta puede reducir el consumo de los enlaces de la red de interconexi\u00f3n alrededor del 23% con una degradaci\u00f3n del 2% en el tiempo de ejecuci\u00f3n.<\/p>\n<p>&nbsp;<\/p>\n<h3>Datos acad\u00e9micos de la tesis doctoral \u00ab<strong>Mejora del rendimiento y reducci\u00f3n de consumo de los procesadores multin\u00facleo usando redes heterog\u00e9neas<\/strong>\u00ab<\/h3>\n<ul>\n<li><strong>T\u00edtulo de la tesis:<\/strong>\u00a0 Mejora del rendimiento y reducci\u00f3n de consumo de los procesadores multin\u00facleo usando redes heterog\u00e9neas <\/li>\n<li><strong>Autor:<\/strong>\u00a0 Antonio Flores Gil <\/li>\n<li><strong>Universidad:<\/strong>\u00a0 Murcia<\/li>\n<li><strong>Fecha de lectura de la tesis:<\/strong>\u00a0 24\/09\/2010<\/li>\n<\/ul>\n<p>&nbsp;<\/p>\n<h3>Direcci\u00f3n y tribunal<\/h3>\n<ul>\n<li><strong>Director de la tesis<\/strong>\n<ul>\n<li>Manuel Eugenio Acacio Sanchez<\/li>\n<\/ul>\n<\/li>\n<li><strong>Tribunal<\/strong>\n<ul>\n<li>Presidente del tribunal: pedro Juan L\u00f3pez rodr\u00edguez <\/li>\n<li>Francisco Jos\u00e9 Alfaro cortes (vocal)<\/li>\n<li>julio Sahuquillo borr\u00e1s (vocal)<\/li>\n<li>Jos\u00e9 Gonz\u00e1lez gonz\u00e1lez (vocal)<\/li>\n<\/ul>\n<\/li>\n<\/ul>\n<p>&nbsp;<\/p>\n","protected":false},"excerpt":{"rendered":"<p>Tesis doctoral de Antonio Flores Gil La industria de los semiconductores es capaz de integrar hoy en d\u00eda miles de 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