{"id":110444,"date":"2018-03-11T10:36:30","date_gmt":"2018-03-11T10:36:30","guid":{"rendered":"https:\/\/www.deberes.net\/tesis\/sin-categoria\/contribucion-a-las-metodologa%c2%adas-de-optimizacion-del-tiempo-de-ejecucion-de-algoritmos-de-descodificacion-de-va%c2%addeo-sobre-dsps\/"},"modified":"2018-03-11T10:36:30","modified_gmt":"2018-03-11T10:36:30","slug":"contribucion-a-las-metodologa%c2%adas-de-optimizacion-del-tiempo-de-ejecucion-de-algoritmos-de-descodificacion-de-va%c2%addeo-sobre-dsps","status":"publish","type":"post","link":"https:\/\/www.deberes.net\/tesis\/arquitectura-de-ordenadores\/contribucion-a-las-metodologa%c2%adas-de-optimizacion-del-tiempo-de-ejecucion-de-algoritmos-de-descodificacion-de-va%c2%addeo-sobre-dsps\/","title":{"rendered":"Contribuci\u00f3n a las metodolog\u00edas de optimizaci\u00f3n del tiempo de ejecuci\u00f3n de algoritmos de descodificaci\u00f3n de v\u00eddeo        sobre dsps."},"content":{"rendered":"<h2>Tesis doctoral de <strong> Fernando Pescador Del Oso <\/strong><\/h2>\n<p>La presente tesis se enmarca dentro de las l\u00edneas de investigaci\u00f3n que desarrolla el grupo de dise\u00f1o electr\u00f3nico y microelectr\u00f3nico de la universidad polit\u00e9cnica de Madrid centradas en la codificaci\u00f3n y descodificaci\u00f3n de v\u00eddeo. Dentro de esta l\u00ednea de actividad se han desarrollado previamente tesis en las que se ha investigado en arquitecturas hardware orientadas a la codificaci\u00f3n de v\u00eddeo digital. Sin embargo, la constante aparici\u00f3n de nuevos est\u00e1ndares de codificaci\u00f3n de v\u00eddeo y el tiempo requerido para poder realizar implementaciones empleando arquitecturas hardware espec\u00edficas, hacen que sea necesario plantearse otras soluciones tecnol\u00f3gicas m\u00e1s flexibles, en las que adem\u00e1s se reduzca el tiempo de desarrollo (time to market) de las aplicaciones. en este sentido, la aparici\u00f3n en el mercado de los denominados procesadores multimedia, compuestos de un procesador digital de se\u00f1al (dsp) y una serie de perif\u00e9ricos orientados a las aplicaciones de v\u00eddeo, supone una alternativa tecnol\u00f3gica interesante debido fundamentalmente a su flexibilidad. En la mayor\u00eda de los casos, el dise\u00f1o de codificadores y descodificadores basados en dsp toma como punto de partida un c\u00f3digo de referencia, pensado para ser ejecutado en un ordenador personal. Este c\u00f3digo se porta al dsp y se optimiza en velocidad hasta alcanzar el funcionamiento en tiempo real. Aunque en los \u00faltimos a\u00f1os se han publicado gran cantidad de trabajos en los que se describen t\u00e9cnicas de optimizaci\u00f3n en velocidad para codificadores y descodificadores sobre tecnolog\u00eda dsp, no se han encontrado publicaciones en las que se describan metodolog\u00edas de trabajo que tengan en cuenta el proceso completo y que ayuden a llevarlo a cabo de manera m\u00e1s eficiente.  investigar en una metodolog\u00eda que permita abordar todas las etapas del dise\u00f1o y desarrollo de un sistema completo de codificaci\u00f3n\/descodificaci\u00f3n de televisi\u00f3n digital sobre procesadores digitales de se\u00f1al ha sido el principal objetivo de esta tesis. Con objeto de darle la mayor generalidad posible, la metodolog\u00eda se ha elaborado a partir de los datos recopilados en varias implementaciones de descodificadores compatibles con un conjunto de est\u00e1ndares y utilizando diferentes dsps. Aunque en los experimentos s\u00f3lo se han implementado descodificadores, la metodolog\u00eda puede ser tambi\u00e9n de utilidad en el dise\u00f1o de codificadores, dado que en gran medida se utilizan algoritmos similares. La investigaci\u00f3n realizada para proponer esta metodolog\u00eda se ha llevado a cabo en las cuatro fases que se resumen a continuaci\u00f3n. en primer lugar, se ha llevado a cabo un estudio de los est\u00e1ndares de codificaci\u00f3n mpeg 2, mpeg 4 y h.264 desde el punto de vista de las herramientas que emplean. Este estudio ha permitido constatar las similitudes existentes entre ellos, lo que facilita que las metodolog\u00edas de optimizaci\u00f3n definidas en esta tesis, sean aplicables a todos ellos. en segundo lugar, se ha realizado un an\u00e1lisis exhaustivo del estado del arte en dos campos clave para el desarrollo de la tesis: los dsps de \u00faltima generaci\u00f3n y las t\u00e9cnicas de optimizaci\u00f3n de codificadores y descodificadores de v\u00eddeo basados en dsp. Como resultado de este an\u00e1lisis se ha comprobado que la arquitectura interna de todos los dsps existentes actualmente en el mercado es similar, lo que facilita que los m\u00e9todos de optimizaci\u00f3n que se han validado para alguno de ellos sean aplicables para el resto. Por otro lado, se han recopilado gran cantidad de trabajos en los que se describen t\u00e9cnicas de optimizaci\u00f3n en velocidad para codificadores y descodificadores de v\u00eddeo sobre tecnolog\u00eda dsp. Sin embargo, como se ha mencionado antes, no se han encontrado publicaciones en las que se describan metodolog\u00edas generales de trabajo.  en tercer lugar, se han la implementado tres descodificadores de v\u00eddeo compatibles con los est\u00e1ndares mpeg 2, mpeg 4 y h.264 empleando los procesadores de se\u00f1al tms320dm642 y tms320dm6437. En cada una de estas implementaciones, se han utilizado una serie de t\u00e9cnicas de optimizaci\u00f3n para reducir el tiempo de ejecuci\u00f3n. Con ellas se ha logrado en todos los casos el funcionamiento en tiempo real para los tres est\u00e1ndares empleando secuencias de v\u00eddeo de definici\u00f3n est\u00e1ndar (sd); mejorando en muchos casos las prestaciones de los descodificadores que pueden encontrarse en la literatura cient\u00edfica. Est\u00e1s t\u00e9cnicas se han clasificado en tres grupos: las relacionadas con la gesti\u00f3n del c\u00f3digo y los datos en los diferentes niveles de memoria, las relativas al movimiento de datos entre memoria interna y memoria externa y las que permiten aprovechar la arquitectura simd de los dsps. Para cada t\u00e9cnica de optimizaci\u00f3n empleada en cada implementaci\u00f3n se ha generado una ficha en la que se describe su aplicaci\u00f3n y se razona su posible generalizaci\u00f3n en la optimizaci\u00f3n de descodificadores compatibles con otros est\u00e1ndares o en implementaciones con diferentes dsps.  en cuarto lugar, con objeto de realizar pruebas de funcionamiento con emisiones de televisi\u00f3n reales, se ha desarrollado \u00edntegramente dentro del marco de esta tesis un sistema completo de recepci\u00f3n de televisi\u00f3n digital v\u00eda ip (set top box ip). Esta plataforma ha permitido completar la metodolog\u00eda de optimizaci\u00f3n con algunas recomendaciones que afectan a la realizaci\u00f3n de un sistema completo. Para llevar a cabo este set top box ip se ha dise\u00f1ado una tarjeta de prototipado basada en el procesador tms320dm642 y se ha empleado otra tarjeta comercial basada en el tms320dm6437. como conclusi\u00f3n, a partir de la informaci\u00f3n recopilada en los experimentos antes mencionados, se ha sintetizado una metodolog\u00eda de optimizaci\u00f3n de algoritmos de codificaci\u00f3n\/descodificaci\u00f3n de v\u00eddeo para procesadores digitales de se\u00f1al. Esta metodolog\u00eda se basa en una serie de recomendaciones que deben aplicarse de forma secuencial para mejorar las prestaciones de los codificadores\/descodificadores. Si bien algunas de las t\u00e9cnicas de optimizaci\u00f3n que se han utilizado en la tesis aparecen de forma dispersa en diferentes publicaciones, hasta el momento no se ha encontrado en la literatura cient\u00edfica una metodolog\u00eda de dise\u00f1o que unifique la aplicaci\u00f3n de esas t\u00e9cnicas, desde el portado del c\u00f3digo de referencia al dsp, hasta la implementaci\u00f3n de un sistema completo. La adopci\u00f3n de esta metodolog\u00eda en futuros dise\u00f1os permitir\u00e1 reducir de forma sustancial el tiempo necesario para implementar codificadores\/descodificadores basados en dsps.<\/p>\n<p>&nbsp;<\/p>\n<h3>Datos acad\u00e9micos de la tesis doctoral \u00ab<strong>Contribuci\u00f3n a las metodolog\u00edas de optimizaci\u00f3n del tiempo de ejecuci\u00f3n de algoritmos de descodificaci\u00f3n de v\u00eddeo        sobre dsps.<\/strong>\u00ab<\/h3>\n<ul>\n<li><strong>T\u00edtulo de la tesis:<\/strong>\u00a0 Contribuci\u00f3n a las metodolog\u00edas de optimizaci\u00f3n del tiempo de ejecuci\u00f3n de algoritmos de descodificaci\u00f3n de v\u00eddeo        sobre dsps. <\/li>\n<li><strong>Autor:<\/strong>\u00a0 Fernando Pescador Del Oso <\/li>\n<li><strong>Universidad:<\/strong>\u00a0 Polit\u00e9cnica de Madrid<\/li>\n<li><strong>Fecha de lectura de la tesis:<\/strong>\u00a0 20\/07\/2011<\/li>\n<\/ul>\n<p>&nbsp;<\/p>\n<h3>Direcci\u00f3n y tribunal<\/h3>\n<ul>\n<li><strong>Director de la tesis<\/strong>\n<ul>\n<li>C\u00e9sar Sanz Alvaro<\/li>\n<\/ul>\n<\/li>\n<li><strong>Tribunal<\/strong>\n<ul>\n<li>Presidente del tribunal: narciso Garc\u00eda santos <\/li>\n<li>Javier Mor\u00e1n carrera (vocal)<\/li>\n<li>Antonio N\u00fa\u00f1ez ord\u00f3nez (vocal)<\/li>\n<li>Francisco Jos\u00e9 Ballester merelo (vocal)<\/li>\n<\/ul>\n<\/li>\n<\/ul>\n<p>&nbsp;<\/p>\n","protected":false},"excerpt":{"rendered":"<p>Tesis doctoral de Fernando Pescador Del Oso La presente tesis se enmarca dentro de las l\u00edneas de investigaci\u00f3n que desarrolla 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