{"id":114323,"date":"2018-03-11T10:42:15","date_gmt":"2018-03-11T10:42:15","guid":{"rendered":"https:\/\/www.deberes.net\/tesis\/sin-categoria\/design-of-a-distributed-memory-unit-for-clustered-microarchitectures\/"},"modified":"2018-03-11T10:42:15","modified_gmt":"2018-03-11T10:42:15","slug":"design-of-a-distributed-memory-unit-for-clustered-microarchitectures","status":"publish","type":"post","link":"https:\/\/www.deberes.net\/tesis\/diseno-y-componentes-de-sistemas-de-informacion\/design-of-a-distributed-memory-unit-for-clustered-microarchitectures\/","title":{"rendered":"Design of a distributed memory unit for clustered microarchitectures"},"content":{"rendered":"<h2>Tesis doctoral de <strong> Stefan Bieschewski <\/strong><\/h2>\n<p>El dise\u00f1o distribuido de componentes cr\u00edticos de un pocesador puede mejorar su eficiencia energ\u00e9tica y en \u00faltima instancia su rendimiento. Esta tesis propone el dise\u00f1o distribuido de una unidad de memoria y de una cache de primer nivel en el contexto de una microarquitectura clusterizada.  el primer objeto de investigaci\u00f3n son los predictores de banco. Esos predictores pueden ser usados para reducir las comunicaciones entre clusters cuando el cache est\u00e1 distribuido en bancos. Se han comparado ocho dise\u00f1os distintos de predictores en base al coste y precisi\u00f3n. Un predictor de banco de tama\u00f1o ilimitado puede alcanzar una precisi\u00f3n del 95% para los benchmarks specint. Proponemos un predictor de tama\u00f1o m\u00e1s razonable, de 3.3kbytes, que alcanza una precisi\u00f3n del 84%.  la segunda propuesta es el dise\u00f1o de una unidad de memoria distribuida. Bas\u00e1ndonos en nuestras experiencias con los predictores de banco elegimos un dise\u00f1o que no asigna una confianza a predicciones de banco. Puesto que la distribuci\u00f3n de instrucciones de memoria entre clusters est\u00e1 basada en la direcci\u00f3n, el mapeo preciso no se conoce hasta una etapa avanzada del pipeline. Para resolver ese problema, las entradas de la cola de memoria se reservan tard\u00edamente y fuera de orden. Pero la reserva fuera de orden resulta inadecuada para colas convencionales con entradas ordenadas por edad. Proponemos colas desordenadas para resolver ese problema y demostramos como se pueden implementar eficazmente. la tercera propuesta es una colecci\u00f3n de mecanismos para controlar el flujo de instrucciones.   tradicionalmente las entradas de la cola de memoria se reservan en las etapas en-orden del pipeline. Si la cola de memoria se queda sin entradas disponibles, simplemente se bloquea esa etapa. Puesto que reservamos las entradas fuera de orden, no podemos aplicar ese m\u00e9todo y al no controlar el flujo de instrucciones se puede desbordar la cola de memoria, generando pipeline flushes. Proponemos dispatch throttling y pre-access queues para evitar desbordamientos. Esas t\u00e9cnicas mejoran el rendimiento en un 12% y 27% para specint y specfp respectivamente.  la cuarta propuesta es un mecanismo para emitir instrucciones de memoria usando una cola de emisi\u00f3n-la memory issue queue, la cual asume el rol de la pre-access queue. Mientras que \u00e9sta act\u00faa como una simple fifo, la primera puede aplicar pol\u00edticas de selecci\u00f3n de instrucciones para la emisi\u00f3n. As\u00ed pues, una pol\u00edtica que priorice las instrucciones m\u00e1s antiguas mejora el rendimiento en 1.6% y 3.1% para specint y specfp respectivamente. M\u00e1s importante, la cola de emisi\u00f3n proporciona un mecanismo para bloquear instrucciones y volver a emitirlas m\u00e1s tarde.  la quinta propuesta es conservative deadlock aware entry allocation, una nueva pol\u00edtica de emisi\u00f3n para el memory issue queue que evita abrazos mortales. Estos pueden aparecer como consecuencia de la reserva fuera de orden de entradas en la cola de memoria. Esa propuesta reduce el n\u00famero de pipeline flushes, especialmente para peque\u00f1as colas de memoria. Para specint, una cola de loads de 12 entradas proporciona el mismo rendimiento que una cola con 24 entradas sin el mecanismo. Para specfp una cola de loads de 16 entradas proporciona el mismo rendimiento que una cola con 28 entradas (96 en total) sin el mecanismo.  la sexta propuesta es un mecanismo para liberar entradas de la cola de loads antes de la fase de commit. Ese mecanismo puede ser aplicado a arquitecturas con ordenamiento d\u00e9bil de accesos a memoria como por ejemplo alpha y powerpc. Nuestros experimentos muestran que esa propuesta incrementa el tama\u00f1o efectivo de la cola de loads de entre 2 a 4 entradas por cluster, requiere un tama\u00f1o menor, y necesita menos energ\u00eda para alcanzar el rendimiento m\u00e1ximo.  finalmente comparamos la unidad de memoria distribuida propuesta con una unidad de memoria centralizada y mostramos que dicha propuesta usa significativamente menos energ\u00eda y al mismo tiempo mejora el rendimiento.<\/p>\n<p>&nbsp;<\/p>\n<h3>Datos acad\u00e9micos de la tesis doctoral \u00ab<strong>Design of a distributed memory unit for clustered microarchitectures<\/strong>\u00ab<\/h3>\n<ul>\n<li><strong>T\u00edtulo de la tesis:<\/strong>\u00a0 Design of a distributed memory unit for clustered microarchitectures <\/li>\n<li><strong>Autor:<\/strong>\u00a0 Stefan Bieschewski <\/li>\n<li><strong>Universidad:<\/strong>\u00a0 Polit\u00e9cnica de catalunya<\/li>\n<li><strong>Fecha de lectura de la tesis:<\/strong>\u00a0 20\/06\/2013<\/li>\n<\/ul>\n<p>&nbsp;<\/p>\n<h3>Direcci\u00f3n y tribunal<\/h3>\n<ul>\n<li><strong>Director de la tesis<\/strong>\n<ul>\n<li>Joan Manel Parcerisa Bund\u00f3<\/li>\n<\/ul>\n<\/li>\n<li><strong>Tribunal<\/strong>\n<ul>\n<li>Presidente del tribunal: julio Sahuquillo borr\u00e1s <\/li>\n<li>Fernando Latorre salinas (vocal)<\/li>\n<li>  (vocal)<\/li>\n<li>  (vocal)<\/li>\n<\/ul>\n<\/li>\n<\/ul>\n<p>&nbsp;<\/p>\n","protected":false},"excerpt":{"rendered":"<p>Tesis doctoral de Stefan Bieschewski El dise\u00f1o distribuido de componentes cr\u00edticos de un pocesador puede mejorar su eficiencia energ\u00e9tica y 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