{"id":114599,"date":"2018-03-11T10:42:42","date_gmt":"2018-03-11T10:42:42","guid":{"rendered":"https:\/\/www.deberes.net\/tesis\/sin-categoria\/performance-and-power-optimizations-in-chip-multiprocessors-for-throughput-aware-computation\/"},"modified":"2018-03-11T10:42:42","modified_gmt":"2018-03-11T10:42:42","slug":"performance-and-power-optimizations-in-chip-multiprocessors-for-throughput-aware-computation","status":"publish","type":"post","link":"https:\/\/www.deberes.net\/tesis\/tecnologia-de-los-ordenadores\/performance-and-power-optimizations-in-chip-multiprocessors-for-throughput-aware-computation\/","title":{"rendered":"Performance and power optimizations in chip multiprocessors for throughput-aware computation"},"content":{"rendered":"<h2>Tesis doctoral de <strong> Augusto Javier Vega <\/strong><\/h2>\n<p>El excesivo consumo de potencia de los procesadores actuales ha desacelerado el incremento en la frecuencia operativa de los mismos para dar lugar a la era de los procesadores con m\u00faltiples n\u00facleos y m\u00faltiples hilos de ejecuci\u00f3n. Por ejemplo, el procesador power7 de ibm, lanzado al mercado en 2010, incorpora ocho n\u00facleos en el mismo chip, con cuatro hilos de ejecuci\u00f3n por n\u00facleo. Esto da lugar a nuevas oportunidades y desaf\u00edos para los arquitectos de software y hardware. A nivel de software, las aplicaciones pueden beneficiarse del abundante n\u00famero de n\u00facleos e hilos de ejecuci\u00f3n para aumentar el rendimiento. Pero esto obliga a los programadores a crear aplicaciones altamente paralelas y sistemas operativos capaces de planificar correctamente la ejecuci\u00f3n de las mismas. A nivel de hardware, el creciente n\u00famero de n\u00facleos e hilos de ejecuci\u00f3n ejerce presi\u00f3n sobre la interfaz de memoria, ya que el ancho de banda de memoria crece a un ritmo m\u00e1s lento. Adem\u00e1s de los problemas de ancho de banda de memoria, el consumo de energ\u00eda del chip se eleva debido a la dificultad de los fabricantes para reducir suficientemente los voltajes de operaci\u00f3n entre generaciones de procesadores. Esta tesis presenta innovaciones para mejorar el ancho de banda y consumo de energ\u00eda en procesadores multin\u00facleo en el \u00e1mbito de la computaci\u00f3n orientada a rendimiento (\u00abthroughput-aware computation\u00bb): una memoria cach\u00e9 de \u00faltimo nivel (\u00ablast-level cache\u00bb o llc) optimizada para ancho de banda, un banco de registros vectorial optimizado para ancho de banda, y una heur\u00edstica para planificar la ejecuci\u00f3n de aplicaciones paralelas orientada a mejorar la eficiencia del consumo de potencia y desempe\u00f1o.  en contraste con los dise\u00f1os de llc de \u00faltima generaci\u00f3n, nuestra organizaci\u00f3n evita la duplicaci\u00f3n de datos y, por tanto, no requiere de t\u00e9cnicas de coherencia. El espacio de direcciones de memoria se distribuye est\u00e1ticamente en la llc con un entrelazado de grano fino. La ausencia de replicaci\u00f3n de datos aumenta la capacidad efectiva de la memoria cach\u00e9, lo que se traduce en mejores tasas de acierto y mayor ancho de banda en comparaci\u00f3n con una llc coherente. Utilizamos la t\u00e9cnica de \u00abdoble buffering\u00bb para ocultar la latencia adicional necesaria para acceder a datos remotos.  el banco de registros vectorial propuesto se compone de miles de registros y se organiza como una agregaci\u00f3n de bancos. Incorporamos a cada banco una peque\u00f1a unidad de c\u00f3mputo de prop\u00f3sito especial (\u00ablocal computation element\u00bb o lce). Este enfoque &#8212;que llamamos \u00abcomputaci\u00f3n en banco de registros\u00bb&#8212; permite superar el n\u00famero limitado de puertos en el banco de registros. Debido a que cada lce es una unidad de c\u00f3mputo con soporte simd (\u00absingle instruction, multiple data\u00bb) y todas ellas pueden proceder de forma concurrente, la estrategia de \u00abcomputaci\u00f3n en banco de registros\u00bb constituye un dispositivo simd altamente paralelo.  por \u00faltimo, presentamos una heur\u00edstica para planificar la ejecuci\u00f3n de aplicaciones paralelas orientada a reducir el consumo de energ\u00eda del chip, colocando din\u00e1micamente los hilos de ejecuci\u00f3n a nivel de software entre los hilos de ejecuci\u00f3n a nivel de hardware. La heur\u00edstica obtiene, en tiempo de ejecuci\u00f3n, informaci\u00f3n de consumo de potencia y desempe\u00f1o del chip para inferir las caracter\u00edsticas de las aplicaciones. Por ejemplo, si los hilos de ejecuci\u00f3n a nivel de software comparten datos significativamente, la heur\u00edstica puede decidir colocarlos en un menor n\u00famero de n\u00facleos para favorecer el intercambio de datos entre ellos. En tal caso, los n\u00facleos no utilizados se pueden apagar para ahorrar energ\u00eda.  cada vez es m\u00e1s dif\u00edcil encontrar soluciones de arquitectura \u00aba prueba de balas\u00bb para resolver las limitaciones de escalabilidad de los procesadores actuales. En consecuencia, creemos que los arquitectos deben atacar dichos problemas desde diferentes flancos simult\u00e1neamente, con innovaciones complementarias.<\/p>\n<p>&nbsp;<\/p>\n<h3>Datos acad\u00e9micos de la tesis doctoral \u00ab<strong>Performance and power optimizations in chip multiprocessors for throughput-aware computation<\/strong>\u00ab<\/h3>\n<ul>\n<li><strong>T\u00edtulo de la tesis:<\/strong>\u00a0 Performance and power optimizations in chip multiprocessors for throughput-aware computation <\/li>\n<li><strong>Autor:<\/strong>\u00a0 Augusto Javier Vega <\/li>\n<li><strong>Universidad:<\/strong>\u00a0 Polit\u00e9cnica de catalunya<\/li>\n<li><strong>Fecha de lectura de la tesis:<\/strong>\u00a0 30\/07\/2013<\/li>\n<\/ul>\n<p>&nbsp;<\/p>\n<h3>Direcci\u00f3n y tribunal<\/h3>\n<ul>\n<li><strong>Director de la tesis<\/strong>\n<ul>\n<li>Alejandro Ram\u00edrez Bellido<\/li>\n<\/ul>\n<\/li>\n<li><strong>Tribunal<\/strong>\n<ul>\n<li>Presidente del tribunal: mario daniel Nemirovsky <\/li>\n<li>paolo Meloni (vocal)<\/li>\n<li>  (vocal)<\/li>\n<li>  (vocal)<\/li>\n<\/ul>\n<\/li>\n<\/ul>\n<p>&nbsp;<\/p>\n","protected":false},"excerpt":{"rendered":"<p>Tesis doctoral de Augusto Javier Vega El excesivo consumo de potencia de los procesadores actuales ha desacelerado el incremento en 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