{"id":116310,"date":"2018-03-11T10:45:18","date_gmt":"2018-03-11T10:45:18","guid":{"rendered":"https:\/\/www.deberes.net\/tesis\/sin-categoria\/aceleracion-de-tecnicas-de-ajuste-de-bloques-mediante-el-procesador-nios-ii-nios-ii-microprocessor-based-acceleration-of-block-matching-techniques\/"},"modified":"2018-03-11T10:45:18","modified_gmt":"2018-03-11T10:45:18","slug":"aceleracion-de-tecnicas-de-ajuste-de-bloques-mediante-el-procesador-nios-ii-nios-ii-microprocessor-based-acceleration-of-block-matching-techniques","status":"publish","type":"post","link":"https:\/\/www.deberes.net\/tesis\/complutense-de-madrid\/aceleracion-de-tecnicas-de-ajuste-de-bloques-mediante-el-procesador-nios-ii-nios-ii-microprocessor-based-acceleration-of-block-matching-techniques\/","title":{"rendered":"Aceleraci\u00f3n de t\u00e9cnicas de ajuste de bloques mediante el procesador nios ii (nios ii microprocessor-based acceleration of block-matching techniques)"},"content":{"rendered":"<h2>Tesis doctoral de <strong> Diego Gonzalez Rodriguez <\/strong><\/h2>\n<p>Nuestra motivaci\u00f3n en este trabajo es acelerar la ejecuci\u00f3n de algoritmos de estimaci\u00f3n de movimiento, ampliamente utilizados en est\u00e1ndares de codificaci\u00f3n de v\u00eddeo como el h.264, usando dispositivos de muy bajo coste basados en microprocesadores empotrados (soft-core). Gracias a los avances logrados en este trabajo, los diferentes dispositivos de bajo coste pueden ver incrementadas sus funciones en lo que a codificaci\u00f3n y gesti\u00f3n de video se refiere. Para ser capaces de acelerar los algoritmos elegidos dentro del campo de la estimaci\u00f3n de movimiento, hemos usado tres estrategias diferentes combinando adicionalmente dos de ellas.La primera, es la aceleraci\u00f3n de las principales funciones del algoritmo a trav\u00e9s del compilador altera c2h, consiguiendo la generaci\u00f3n de un m\u00f3dulo de hardware externo al microprocesador que trabaja con \u00e9ste y que representa el funcionamiento de la parte elegida a acelerar del algoritmo, aliviando y reduciendo la carga de trabajo del microprocesador. La segunda estrategia, es la combinaci\u00f3n de los dos tipos principales de memorias disponibles dentro de la fpga, sdram y on-chip, en los diferentes m\u00f3dulos necesarios como la pila o el mont\u00edculo entre otros, para la ejecuci\u00f3n de los diferentes algoritmos. La tercera estrategia, que se combina con la segunda propuesta, se basa en la adici\u00f3n de una nueva instrucci\u00f3n para el repertorio de instrucciones del microprocesador. Esta nueva instrucci\u00f3n dise\u00f1ada a medida, representa la parte del algoritmo donde hay una mayor p\u00e9rdida del tiempo de ejecuci\u00f3n. Dicha instrucci\u00f3n personalizada, se presenta como una instrucci\u00f3n monociclo en una primera versi\u00f3n y como una instrucci\u00f3n multiciclo en una versi\u00f3n posterior m\u00e1s avanzada.Los resultados obtenidos como consecuencia de estas t\u00e9cnicas ponen de manifiesto la viabilidad de un sensor de bajo coste basado en el microprocesador nios ii que es capaz de procesar tiempo real para 50\u00ed&#8211;50 @ 180 fotogramas por segundo, permitiendo compensaci\u00f3n de movimiento para el formato multimedia qcif a 19 fotogramas por segundo. En conclusi\u00f3n, este trabajo de investigaci\u00f3n abre la puerta a la codificaci\u00f3n de movimiento para microprocesadores nios ii con soft-core y coste reducido. Este trabajo presenta contribuciones a distintos campos de investigaci\u00f3n como el de visi\u00f3n por computador, codificaci\u00f3n multimedia, y sistemas empotrados basados en fpga.Palabras clave: estimaci\u00f3n de movimiento, sistemas empotrados, nios ii, algoritmos de ajuste de bloques.<\/p>\n<p>&nbsp;<\/p>\n<h3>Datos acad\u00e9micos de la tesis doctoral \u00ab<strong>Aceleraci\u00f3n de t\u00e9cnicas de ajuste de bloques mediante el procesador nios ii (nios ii microprocessor-based acceleration of block-matching techniques)<\/strong>\u00ab<\/h3>\n<ul>\n<li><strong>T\u00edtulo de la tesis:<\/strong>\u00a0 Aceleraci\u00f3n de t\u00e9cnicas de ajuste de bloques mediante el procesador nios ii (nios ii microprocessor-based acceleration of block-matching techniques) <\/li>\n<li><strong>Autor:<\/strong>\u00a0 Diego Gonzalez Rodriguez <\/li>\n<li><strong>Universidad:<\/strong>\u00a0 Complutense de Madrid<\/li>\n<li><strong>Fecha de lectura de la tesis:<\/strong>\u00a0 15\/09\/2014<\/li>\n<\/ul>\n<p>&nbsp;<\/p>\n<h3>Direcci\u00f3n y tribunal<\/h3>\n<ul>\n<li><strong>Director de la tesis<\/strong>\n<ul>\n<li>Guillermo Botella Juan<\/li>\n<\/ul>\n<\/li>\n<li><strong>Tribunal<\/strong>\n<ul>\n<li>Presidente del tribunal: katzalin Olcoz <\/li>\n<li>guillermo Gonzalez de rivera peces (vocal)<\/li>\n<li>Jos\u00e9 Luis Martinez Martinez (vocal)<\/li>\n<li>Manuel Rodr\u00edguez \u00e1lvarez (vocal)<\/li>\n<\/ul>\n<\/li>\n<\/ul>\n<p>&nbsp;<\/p>\n","protected":false},"excerpt":{"rendered":"<p>Tesis doctoral de Diego Gonzalez Rodriguez Nuestra motivaci\u00f3n en este trabajo es acelerar la ejecuci\u00f3n de algoritmos de estimaci\u00f3n de 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