{"id":131669,"date":"1996-01-01T00:00:00","date_gmt":"1996-01-01T00:00:00","guid":{"rendered":"https:\/\/www.deberes.net\/tesis\/sin-categoria\/modelado-de-fallos-y-estimacion-de-los-procesos-de-validacion-funcional-de-circuitos-digitales-descritos-en-vhdl-sintetizables\/"},"modified":"1996-01-01T00:00:00","modified_gmt":"1996-01-01T00:00:00","slug":"modelado-de-fallos-y-estimacion-de-los-procesos-de-validacion-funcional-de-circuitos-digitales-descritos-en-vhdl-sintetizables","status":"publish","type":"post","link":"https:\/\/www.deberes.net\/tesis\/ciencias-tecnologicas\/modelado-de-fallos-y-estimacion-de-los-procesos-de-validacion-funcional-de-circuitos-digitales-descritos-en-vhdl-sintetizables\/","title":{"rendered":"Modelado de fallos y estimacion de los procesos de validacion funcional de circuitos digitales descritos en vhdl sintetizables."},"content":{"rendered":"<h2>Tesis doctoral de <strong> Teresa Riesgo Alcaide <\/strong><\/h2>\n<p>Esta tesis doctoral se enmarca dentro de las tecnicas de dise\u00f1o de circuitos integrados, basadas en la utilizacion de lenguajes de descripcion hardware y sintesis automatica. Estas metodolog\u00edas de dise\u00f1o (denominadas top-down) han permitido el desarrollo de circuitos muy complejos en tiempos de dise\u00f1o cortos. Existen, sin embargo, algunos puntos por desarrollar en estos entornos, especialmente en las tareas relacionadas con el test y la validacion funcional.  en esta tesis se propone un metodo de estimacion de la cobertura de fallos desde descripciones vhdl previas a la sintesis del circuito. Con ello se permite que el dise\u00f1ador pueda acoplar las tareas de dise\u00f1o del circuito y desarrollo del test en la fase de dise\u00f1o de la arquitectura y no posponer este ultimo a la fase de dise\u00f1o logico. El metodo propuesto se basa en un modelo de fallo para descripciones vhdl sintetizables, definido de forma que represente fielmente los fallos de nivel logico. Este modelo de fallo se ha evaluado con un conjunto de ejemplos, con los que se ha estudiado la influencia de la sintesis del circuito, y se han cuantificado los errores cometidos en la estimacion. Los resultados muestran la validez del metodo y sus limitaciones, especialmente en aquellos circuitos que contienen grandes bloques de logica combinacional.  en los aspectos relacionados con la validacion funcional, se propone un metodo para medir la calidad de los procesos de validacion basados en simulacion. Con el metodo propuesto, se puede obtener una medida objetiva y precisa de la calidad asi como una indicacion de la necesidad de completar el proceso de validacion. El metodo se basa en un modelo de error, definido como perturbacion del codigo vhdl que representa el dise\u00f1o, y la medida de calidad se denomina cobertura de error. Con un conjunto de ejemplos se ha demostrado la viabilidad del metodo, desarrollandose un simulador de errores. Se ha comprobado que un conjunto de vecto<\/p>\n<p>&nbsp;<\/p>\n<h3>Datos acad\u00e9micos de la tesis doctoral \u00ab<strong>Modelado de fallos y estimacion de los procesos de validacion funcional de circuitos digitales descritos en vhdl sintetizables.<\/strong>\u00ab<\/h3>\n<ul>\n<li><strong>T\u00edtulo de la tesis:<\/strong>\u00a0 Modelado de fallos y estimacion de los procesos de validacion funcional de circuitos digitales descritos en vhdl sintetizables. <\/li>\n<li><strong>Autor:<\/strong>\u00a0 Teresa Riesgo Alcaide <\/li>\n<li><strong>Universidad:<\/strong>\u00a0 Polit\u00e9cnica de Madrid<\/li>\n<li><strong>Fecha de lectura de la tesis:<\/strong>\u00a0 01\/01\/1996<\/li>\n<\/ul>\n<p>&nbsp;<\/p>\n<h3>Direcci\u00f3n y tribunal<\/h3>\n<ul>\n<li><strong>Director de la tesis<\/strong>\n<ul>\n<li>Javier Uceda Antolin<\/li>\n<\/ul>\n<\/li>\n<li><strong>Tribunal<\/strong>\n<ul>\n<li>Presidente del tribunal: Fernando Aldana Mayor <\/li>\n<li>Joan Figueras P\u00ed\u00a0mies (vocal)<\/li>\n<li>Salvador Bracho Del Pino (vocal)<\/li>\n<li>Leopoldo Garcia Franquelo (vocal)<\/li>\n<\/ul>\n<\/li>\n<\/ul>\n<p>&nbsp;<\/p>\n","protected":false},"excerpt":{"rendered":"<p>Tesis doctoral de Teresa Riesgo Alcaide Esta tesis doctoral se enmarca dentro de las tecnicas de dise\u00f1o de circuitos integrados, [&hellip;]<\/p>\n","protected":false},"author":1,"featured_media":0,"comment_status":"open","ping_status":"open","sticky":false,"template":"","format":"standard","meta":{"site-sidebar-layout":"default","site-content-layout":"","ast-site-content-layout":"","site-content-style":"default","site-sidebar-style":"default","ast-global-header-display":"","ast-banner-title-visibility":"","ast-main-header-display":"","ast-hfb-above-header-display":"","ast-hfb-below-header-display":"","ast-hfb-mobile-header-display":"","site-post-title":"","ast-breadcrumbs-content":"","ast-featured-img":"","footer-sml-layout":"","theme-transparent-header-meta":"","adv-header-id-meta":"","stick-header-meta":"","header-above-stick-meta":"","header-main-stick-meta":"","header-below-stick-meta":"","astra-migrate-meta-layouts":"default","ast-page-background-enabled":"default","ast-page-background-meta":{"desktop":{"background-color":"var(--ast-global-color-4)","background-image":"","background-repeat":"repeat","background-position":"center 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