{"id":134531,"date":"1997-01-01T00:00:00","date_gmt":"1997-01-01T00:00:00","guid":{"rendered":"https:\/\/www.deberes.net\/tesis\/sin-categoria\/asignacion-testable-de-hardware-en-sintesis-de-alto-nivel\/"},"modified":"1997-01-01T00:00:00","modified_gmt":"1997-01-01T00:00:00","slug":"asignacion-testable-de-hardware-en-sintesis-de-alto-nivel","status":"publish","type":"post","link":"https:\/\/www.deberes.net\/tesis\/ciencias-tecnologicas\/asignacion-testable-de-hardware-en-sintesis-de-alto-nivel\/","title":{"rendered":"Asignacion testable de hardware en sintesis de alto nivel."},"content":{"rendered":"<h2>Tesis doctoral de <strong> Katzalin Olcoz Herrero <\/strong><\/h2>\n<p>En el presente trabajo proponemos un metodo para la sintesis de alto nivel de rutas de datos que sean facilmente testables, que incluye el analisis y mejora de la testabilidad de las rutas de datos durante la etapa de asignacion de hardware. La consideracion de los requisitos que la metodolog\u00eda de auto-test impone a la ruta de datos desde las etapas tempranas del dise\u00f1o, cuando no esta determinada la estructura rtl del mismo, y la alta integracion entre la construccion de los circuitos para el auto-test y el asic favorecen que se obtengan dise\u00f1os facilmente testables, para los que el area total (del circuito y de test) sea minima. Ademas, se consigue que el uso de metodolog\u00edas de auto-test tenga un impacto peque\u00f1o en el tiempo de dise\u00f1o, permitiendo al usuario de la herramienta de san disfrutar de las ventajas del auto-test.  las principales aportaciones del trabajo son dos. La primera es un modelo de testabilidad de la ruta de datos basado en las caracteristicas del proceso de auto-test, debido a lo cual la estimacion de testabilidad es un fiel reflejo de la facilidad del proceso de test. Esta estimacion es adaptada a su uso durante la asignacion, aprovechando toda la informacion disponible en una herramienta de san.  la segunda aportacion es un conjunto de heuristicas que guian la exploracion del espacio de dise\u00f1o durante la asignacion, permitiendo ahorrar tiempo de busqueda de las mejores soluciones. Las heuristicas usan la estimacion del incremento de testabilidad asociado a cada alternativa de implementacion junto con su incremento de area para comparar las distintas alternativas de implementacion y poder elegir en primer lugar las que conducen a soluciones con mejores valores de testabilidad y area. Comprobamos que la exploracion conduce primero a los dise\u00f1os mejores y que dentro de estos, obtiene en primer lugar los de menor tiempo de test y despues los de menor area.  finalmente proponemos una nueva estimacion de<\/p>\n<p>&nbsp;<\/p>\n<h3>Datos acad\u00e9micos de la tesis doctoral \u00ab<strong>Asignacion testable de hardware en sintesis de alto nivel.<\/strong>\u00ab<\/h3>\n<ul>\n<li><strong>T\u00edtulo de la tesis:<\/strong>\u00a0 Asignacion testable de hardware en sintesis de alto nivel. <\/li>\n<li><strong>Autor:<\/strong>\u00a0 Katzalin Olcoz Herrero <\/li>\n<li><strong>Universidad:<\/strong>\u00a0 Complutense de Madrid<\/li>\n<li><strong>Fecha de lectura de la tesis:<\/strong>\u00a0 01\/01\/1997<\/li>\n<\/ul>\n<p>&nbsp;<\/p>\n<h3>Direcci\u00f3n y tribunal<\/h3>\n<ul>\n<li><strong>Director de la tesis<\/strong>\n<ul>\n<li>Francisco Tirado Fern\u00e1ndez<\/li>\n<\/ul>\n<\/li>\n<li><strong>Tribunal<\/strong>\n<ul>\n<li>Presidente del tribunal: Roman Hermida Correa <\/li>\n<li>Emilio Lopez Zapata (vocal)<\/li>\n<li>Francois Santucci Jean (vocal)<\/li>\n<li>Inmaculada Garcia Fernandez (vocal)<\/li>\n<\/ul>\n<\/li>\n<\/ul>\n<p>&nbsp;<\/p>\n","protected":false},"excerpt":{"rendered":"<p>Tesis doctoral de Katzalin Olcoz Herrero En el presente trabajo proponemos un metodo para la sintesis de alto nivel de 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