{"id":14814,"date":"2018-03-09T09:01:40","date_gmt":"2018-03-09T09:01:40","guid":{"rendered":"https:\/\/www.deberes.net\/tesis\/sin-categoria\/aceleradores-vectoriales-para-procesadores-superescalares\/"},"modified":"2018-03-09T09:01:40","modified_gmt":"2018-03-09T09:01:40","slug":"aceleradores-vectoriales-para-procesadores-superescalares","status":"publish","type":"post","link":"https:\/\/www.deberes.net\/tesis\/ciencias-tecnologicas\/aceleradores-vectoriales-para-procesadores-superescalares\/","title":{"rendered":"Aceleradores vectoriales para procesadores superescalares"},"content":{"rendered":"<h2>Tesis doctoral de <strong> Francisca Candelaria Quintana Dom\u00ednguez <\/strong><\/h2>\n<p>La evoluci\u00f3n de los procesadores superescalares actuales es costosa y fuertemente dependiente de la tecnolog\u00eda, y no puede realizarse simplemente aumentando el n\u00famero de instrucciones que se ejecutan en cada ciclo de reloj. Nuestra propuesta consiste en explotar otra fuente alternativa de paralelismo presente en los programas, el paralelismo de datos o dlp. Este tipo de paralelismo posee ciertas ventajas inherentes, como la disminuci\u00f3n del n\u00famero de instrucciones y operaciones ejecutadas, una menor presi\u00f3n en la unidad de b\u00fasqueda de instrucciones, una unidad de control m\u00e1s sencilla, un conocimiento a priori del patr\u00f3n de los accesos a memoria, un uso del 100% de los elementos accedidos a memoria y facilidad de escalado del dise\u00f1o.  la contribuci\u00f3n principal de esta tesis consiste en demostrar que ilp y dlp pueden unirse en una \u00fanica arquitectura para ejecutar aplicaciones num\u00e9ricas y multimedia con un nivel de rendimiento que cada paradigma, por s\u00ed mismo, no podr\u00eda obtener.  el dise\u00f1o de la arquitectura es ilp+dlp es muy similar al de un procesador superscalar actual, con el a\u00f1adido de un banco de registros vectorial, y sus conexiones con las unidades funcionales, y algunos registros de prop\u00f3sito especial.  hemos dise\u00f1ado tambi\u00e9n una nueva jerarqu\u00eda de caches, basada en la \u00abvector cache\u00bb. Esta nueva cahe es capaz de enviar peque\u00f1os vectores al procesador a trav\u00e9s de un bus ancho, consigui\u00e9ndose as\u00ed un ancho de banda alto con la memoria, y una baja latencia.  el estudio de repertorio de instrucciones vectorial muestra que los programas vectoriales ejecutan menor n\u00famero de instrucciones, operaciones y bloques b\u00e1sicos debido al mayor nivel sem\u00e1ntico de las instrucciones vectoriales.  la evaluaci\u00f3n de rendimiento de la arquitectura ilp+dlp con memoria ideal muestra que escala muy bien el rendimiento a medida que se a\u00f1aden m\u00e1s recursos, e incluso se obtienen mejores resultados que para una arquitectura sup<\/p>\n<p>&nbsp;<\/p>\n<h3>Datos acad\u00e9micos de la tesis doctoral \u00ab<strong>Aceleradores vectoriales para procesadores superescalares<\/strong>\u00ab<\/h3>\n<ul>\n<li><strong>T\u00edtulo de la tesis:<\/strong>\u00a0 Aceleradores vectoriales para procesadores superescalares <\/li>\n<li><strong>Autor:<\/strong>\u00a0 Francisca Candelaria Quintana Dom\u00ednguez <\/li>\n<li><strong>Universidad:<\/strong>\u00a0 Palmas de gran canaria<\/li>\n<li><strong>Fecha de lectura de la tesis:<\/strong>\u00a0 19\/12\/2001<\/li>\n<\/ul>\n<p>&nbsp;<\/p>\n<h3>Direcci\u00f3n y tribunal<\/h3>\n<ul>\n<li><strong>Director de la tesis<\/strong>\n<ul>\n<li>Mateo Valero Cort\u00e9s<\/li>\n<\/ul>\n<\/li>\n<li><strong>Tribunal<\/strong>\n<ul>\n<li>Presidente del tribunal: roberto Moreno d\u00edaz <\/li>\n<li>Francisco Tirado fern\u00e1ndez (vocal)<\/li>\n<li>Jos\u00e9 Mar\u00eda Llaberia gri\u00f1\u00f3 (vocal)<\/li>\n<li>Emilio Lopez zapata (vocal)<\/li>\n<\/ul>\n<\/li>\n<\/ul>\n<p>&nbsp;<\/p>\n","protected":false},"excerpt":{"rendered":"<p>Tesis doctoral de Francisca Candelaria Quintana Dom\u00ednguez La evoluci\u00f3n de los procesadores superescalares actuales es costosa y fuertemente dependiente de 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