{"id":35352,"date":"1998-01-01T00:00:00","date_gmt":"1998-01-01T00:00:00","guid":{"rendered":"https:\/\/www.deberes.net\/tesis\/sin-categoria\/tecnicas-de-sintesis-de-alto-nivel-de-sistemas-digitales-altamente-testados\/"},"modified":"1998-01-01T00:00:00","modified_gmt":"1998-01-01T00:00:00","slug":"tecnicas-de-sintesis-de-alto-nivel-de-sistemas-digitales-altamente-testados","status":"publish","type":"post","link":"https:\/\/www.deberes.net\/tesis\/fisica\/tecnicas-de-sintesis-de-alto-nivel-de-sistemas-digitales-altamente-testados\/","title":{"rendered":"Tecnicas de sintesis de alto nivel de sistemas digitales altamente testados."},"content":{"rendered":"<h2>Tesis doctoral de <strong>  Fernandez Solorzano Victor Manuel <\/strong><\/h2>\n<p>Conforme avanza la tecnolog\u00eda de sistemas electr\u00f3nicos integrados, cada vez es mayor la presi\u00f3n del mercado por disponer de circuitos integrados con mayores prestaciones en un tiempo cada vez m\u00e1s corto. Un aspecto clave en la reducci\u00f3n del tiempo de dise\u00f1o es la utilizaci\u00f3n de metodolog\u00edas que, partiendo de descripciones a alto nivel de abstracci\u00f3n, generan el sistema digital mediante sucesivos procesos de s\u00edntesis autom\u00e1tica. En la actualidad, existen entornos comerciales que parten de una descripci\u00f3n del sistema a nivel de transferencia de registros y, mediante una serie de algoritmos de s\u00edntesis incorporados en dicha herramienta, generan el esquema f\u00edsico final del chip. El siguiente proceso de s\u00edntesis en incorporarse a esta metodolog\u00eda de dise\u00f1o comercial es la s\u00edntesis de alto nivel en la que se parte de la descripci\u00f3n algor\u00edtmica del sistema a dise\u00f1ar.  un aspecto importante del proceso de dise\u00f1o es el alto coste que tiene verificar la presencia de circuitos integrados defectuosos. Para rebajar ese coste, es necesario tener en cuenta criterios de testabilidad durante la fase de dise\u00f1o.  el objeto de este trabajo de tesis doctoral ha sido el desarrollo de nuevas t\u00e9cnicas de s\u00edntesis de alto nivel en las que se a\u00f1ade la testabilidad del circuito resultante a los par\u00e1metros a optimizar durante la s\u00edntesis, t\u00edpicamente \u00e1rea y velocidad. Considerando solo esos dos par\u00e1metros se obtienen circuitos en los que el esfuerzo de test puede ser muy alto o inviable. La mejora de la testabilidad de los circuitos resultantes puede llevar acarreado un alto coste. La soluci\u00f3n a este problema viene dada por algoritmos de s\u00edntesis que incluyan la testabilidad del circuito resultante como un par\u00e1metro a optimizar conjuntamente con el \u00e1rea y la velocidad.  en la tesis doctoral presentada, los novedosos algoritmos de s\u00edntesis de alto nivel desarrollados obtuvieron circuitos altamente testables a un bajo cost<\/p>\n<p>&nbsp;<\/p>\n<h3>Datos acad\u00e9micos de la tesis doctoral \u00ab<strong>Tecnicas de sintesis de alto nivel de sistemas digitales altamente testados.<\/strong>\u00ab<\/h3>\n<ul>\n<li><strong>T\u00edtulo de la tesis:<\/strong>\u00a0 Tecnicas de sintesis de alto nivel de sistemas digitales altamente testados. <\/li>\n<li><strong>Autor:<\/strong>\u00a0  Fernandez Solorzano Victor Manuel <\/li>\n<li><strong>Universidad:<\/strong>\u00a0 Cantabria<\/li>\n<li><strong>Fecha de lectura de la tesis:<\/strong>\u00a0 01\/01\/1998<\/li>\n<\/ul>\n<p>&nbsp;<\/p>\n<h3>Direcci\u00f3n y tribunal<\/h3>\n<ul>\n<li><strong>Director de la tesis<\/strong>\n<ul>\n<li> Sanchez Espeso Pedro Pablo<\/li>\n<\/ul>\n<\/li>\n<li><strong>Tribunal<\/strong>\n<ul>\n<li>Presidente del tribunal: Joan Figueras P\u00ed\u00a0mies <\/li>\n<li>Michel Renovell (vocal)<\/li>\n<li>Francisco Tirado Fern\u00e1ndez (vocal)<\/li>\n<li> Lopez Lopez Juan  Carlos (vocal)<\/li>\n<\/ul>\n<\/li>\n<\/ul>\n<p>&nbsp;<\/p>\n","protected":false},"excerpt":{"rendered":"<p>Tesis doctoral de Fernandez Solorzano Victor Manuel Conforme avanza la tecnolog\u00eda de sistemas electr\u00f3nicos integrados, cada vez es mayor la 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