{"id":36742,"date":"1998-01-01T00:00:00","date_gmt":"1998-01-01T00:00:00","guid":{"rendered":"https:\/\/www.deberes.net\/tesis\/sin-categoria\/incremento-del-rendimiento-del-sistema-de-memoria-en-procesadores-vectoriales\/"},"modified":"1998-01-01T00:00:00","modified_gmt":"1998-01-01T00:00:00","slug":"incremento-del-rendimiento-del-sistema-de-memoria-en-procesadores-vectoriales","status":"publish","type":"post","link":"https:\/\/www.deberes.net\/tesis\/ciencias-tecnologicas\/incremento-del-rendimiento-del-sistema-de-memoria-en-procesadores-vectoriales\/","title":{"rendered":"Incremento del rendimiento del sistema de memoria en procesadores vectoriales."},"content":{"rendered":"<h2>Tesis doctoral de <strong> Ana M. Del Corral Gonzalez <\/strong><\/h2>\n<p>En el trabajo de tesis dirigido por josep m. Llaber\u00eda y desarrollado por anna m. Del corral se proponen m\u00e9todos para incrementar el ancho de banda efectivo que se obtiene del sistema de memoria en procesadores y multiprocesadores vectoriales.  el tipo de arquitectura vectorial en la que se enmarca el trabajo es la basada en registros vectoriales, y es la versi\u00f3n vectorial de las arquitecturas denominadas load\/store. De todas maneras, las propuestas que se presentan pueden ser aplicadas en arquitecturas vectoriales de tipo memoria-memoria.  en la arquitectura considerada, las instrucciones vectoriales load\/store son las que realizan la transferencia de los elementos de estructuras de datos de tipo vector o matriz, entre el sistema de memoria y los registros vectoriales del procesador que alimentan las unidades funcionales vectoriales del procesador.  para permitir la transferencia simult\u00e1nea de varios vectores, el sistema de memoria posee varios puertos de lectura y de escritura y su estructura es multim\u00f3dulo. La memoria suele tener un n\u00famero potencia de dos m\u00f3dulos de memoria, y el mapeo de direcciones normalmente es entrelazado.  el acceso concurrente de varios vectores puede provocar conflictos en los m\u00f3dulos de memoria, y en la red de interconexi\u00f3n entre puertos del procesador y los m\u00f3dulos de memoria. Estos conflictos provocan que el ancho de banda efectivo de la memoria se reduzca. La memoria no atiende en cada ciclo una referencia para cada uno de los vectores que el procesador ha solicitado, y se retrasa, por tanto, el trabajo de las unidades funcionales.  el marco de nuestro trabajo se centra en reducir el n\u00famero de ciclos perdidos debidos a conflictos, tanto en sistemas simples como en complejos que tienen un n\u00famero potencia de dos m\u00f3dulos de memoria, y cuya latencia es un n\u00famero potencia de dos ciclos de procesador.  el orden cl\u00e1sico de acceso a los elementos de un vector es aquel que solicita los e<\/p>\n<p>&nbsp;<\/p>\n<h3>Datos acad\u00e9micos de la tesis doctoral \u00ab<strong>Incremento del rendimiento del sistema de memoria en procesadores vectoriales.<\/strong>\u00ab<\/h3>\n<ul>\n<li><strong>T\u00edtulo de la tesis:<\/strong>\u00a0 Incremento del rendimiento del sistema de memoria en procesadores vectoriales. <\/li>\n<li><strong>Autor:<\/strong>\u00a0 Ana M. Del Corral Gonzalez <\/li>\n<li><strong>Universidad:<\/strong>\u00a0 Polit\u00e9cnica de catalunya<\/li>\n<li><strong>Fecha de lectura de la tesis:<\/strong>\u00a0 01\/01\/1998<\/li>\n<\/ul>\n<p>&nbsp;<\/p>\n<h3>Direcci\u00f3n y tribunal<\/h3>\n<ul>\n<li><strong>Director de la tesis<\/strong>\n<ul>\n<li>Jos\u00e9 Mar\u00eda Llaberia Gri\u00f1\u00f3<\/li>\n<\/ul>\n<\/li>\n<li><strong>Tribunal<\/strong>\n<ul>\n<li>Presidente del tribunal: Mateo Valero Cort\u00e9s <\/li>\n<li>Ana Mar\u00eda Ripoll Aracil (vocal)<\/li>\n<li>Francisco Tirado Fern\u00e1ndez (vocal)<\/li>\n<li>Julio Ramon Beivide Palacio (vocal)<\/li>\n<\/ul>\n<\/li>\n<\/ul>\n<p>&nbsp;<\/p>\n","protected":false},"excerpt":{"rendered":"<p>Tesis doctoral de Ana M. Del Corral Gonzalez En el trabajo de tesis dirigido por josep m. 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