{"id":54853,"date":"2006-01-10T00:00:00","date_gmt":"2006-01-10T00:00:00","guid":{"rendered":"https:\/\/www.deberes.net\/tesis\/sin-categoria\/low-power-instructions-issue-queue-design-for-out-of-order-processors\/"},"modified":"2006-01-10T00:00:00","modified_gmt":"2006-01-10T00:00:00","slug":"low-power-instructions-issue-queue-design-for-out-of-order-processors","status":"publish","type":"post","link":"https:\/\/www.deberes.net\/tesis\/tecnologia-de-los-ordenadores\/low-power-instructions-issue-queue-design-for-out-of-order-processors\/","title":{"rendered":"Low power instructions issue queue design for out of order processors"},"content":{"rendered":"<h2>Tesis doctoral de <strong> Marco Antonio Ram\u00edrez Salinas <\/strong><\/h2>\n<p>El equilibrio entre rendimiento, velocidad y consumo de energ\u00eda es un reto al que se enfrentan los arquitectos de computadoras. El escalado para disminuir el tama\u00f1o f\u00edsico de los transistores en las nuevas tecnolog\u00edas impacta de manera positiva en las frecuencias de operaci\u00f3n y en la disminuci\u00f3n del \u00e1rea de los dise\u00f1os. En estas nuevas tecnolog\u00edas mientras la potencia din\u00e1mica se reduce por escalar la fuente de voltaje, el consumo de potencia est\u00e1tica y los retardos asociados a los alambres de interconexi\u00f3n reflejan un impacto negativo. en esta tesis se estudia la microarquitectura de procesadores superescalares definiendo un modelo base de procesador segmentado e identificando aquellos bucles de uso continuo y de mayor demanda de energ\u00eda (renombrado de registros, l\u00f3gica de emisi\u00f3n de instrucciones y acceso a cache de datos). De este an\u00e1lisis se concluye que la l\u00f3gica de emisi\u00f3n de instrucciones es uno de los candidatos a reducir su complejidad ya que consume el porcentaje m\u00e1s alto del total de la energ\u00eda que se consume en todo el procesador despu\u00e9s de la red de distribuci\u00f3n de la se\u00f1al de reloj en todo el chip. posteriormente se estudia la complejidad del dise\u00f1o de la cola de emisi\u00f3n instrucciones poniendo especial \u00e9nfasis en los detalles de dise\u00f1o y la complejidad de sus tres operaciones internas, la l\u00f3gica de asignaci\u00f3n de instrucciones en la propia cola, la l\u00f3gica de wakeup de las instrucciones y la l\u00f3gica para seleccionar aquellas instrucciones que pueden ser ejecutadas. para medir el impacto de las tecnolog\u00edas de nueva generaci\u00f3n en la microarquitectura se dise\u00f1aron las principales estructuras de la cola de emisi\u00f3n de instrucciones. El an\u00e1lisis se basa en simulaciones a nivel de transistor utilizando modelos de predicci\u00f3n de tecnolog\u00edas cmos de nueva generaci\u00f3n para spice. Los resultados demuestran que el consumo de energ\u00eda es significativo en la cola de instrucciones debido principalmente a la microarquitectura de la l\u00f3gica de wakeup de instrucciones, ya que esta se basa en b\u00fasquedas asociativas y es implementada usando memorias de acceso por contenido (cam). En esta tesis, a diferencia de los trabajos previos en donde las propuestas de t\u00e9cnicas son m\u00e1s abundantes, se ha dado mayor relevancia a las evaluaciones llegando hasta el dise\u00f1o de las propuestas y sus respectivos an\u00e1lisis de complejidad. proponemos y evaluamos. 1) un nuevo mecanismo de wakeup de bajo consumo de energ\u00eda para una cola de emisi\u00f3n de instrucciones particionada basada en arreglo ramcam, 2) el dise\u00f1o de una cola de emisi\u00f3n de instrucciones con wakeup directo, basada exclusivamente en memorias sram, 3) un m\u00e9todo simple para manejar m\u00faltiples unidades funcionales del mismo tipo en la l\u00f3gica de selecci\u00f3n. en los trabajos relacionados las soluciones propuestas al problema requieren de predicci\u00f3n o adicionar m\u00e1s complejidad al hardware para disminuir el consumo y en algunos casos se tiene un impacto negativo en el rendimiento de procesador.<\/p>\n<p>&nbsp;<\/p>\n<h3>Datos acad\u00e9micos de la tesis doctoral \u00ab<strong>Low power instructions issue queue design for out of order processors<\/strong>\u00ab<\/h3>\n<ul>\n<li><strong>T\u00edtulo de la tesis:<\/strong>\u00a0 Low power instructions issue queue design for out of order processors <\/li>\n<li><strong>Autor:<\/strong>\u00a0 Marco Antonio Ram\u00edrez Salinas <\/li>\n<li><strong>Universidad:<\/strong>\u00a0 Polit\u00e9cnica de catalunya<\/li>\n<li><strong>Fecha de lectura de la tesis:<\/strong>\u00a0 01\/10\/2006<\/li>\n<\/ul>\n<p>&nbsp;<\/p>\n<h3>Direcci\u00f3n y tribunal<\/h3>\n<ul>\n<li><strong>Director de la tesis<\/strong>\n<ul>\n<li>Mateo Valero Cort\u00e9s<\/li>\n<\/ul>\n<\/li>\n<li><strong>Tribunal<\/strong>\n<ul>\n<li>Presidente del tribunal: eduard Ayguad\u00e9 parra <\/li>\n<li>enrique Fernandez garcia (vocal)<\/li>\n<li>Francisco Javier Cazorla almeida (vocal)<\/li>\n<li>julio ramon Beivide palacio (vocal)<\/li>\n<\/ul>\n<\/li>\n<\/ul>\n<p>&nbsp;<\/p>\n","protected":false},"excerpt":{"rendered":"<p>Tesis doctoral de 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