{"id":67848,"date":"2008-07-11T00:00:00","date_gmt":"2008-07-11T00:00:00","guid":{"rendered":"https:\/\/www.deberes.net\/tesis\/sin-categoria\/estudio-e-implementacion-de-un-simulador-para-evaluar-el-rendimiento-de-microarquitecturas-asa%c2%adncronas\/"},"modified":"2008-07-11T00:00:00","modified_gmt":"2008-07-11T00:00:00","slug":"estudio-e-implementacion-de-un-simulador-para-evaluar-el-rendimiento-de-microarquitecturas-asa%c2%adncronas","status":"publish","type":"post","link":"https:\/\/www.deberes.net\/tesis\/sin-categoria\/estudio-e-implementacion-de-un-simulador-para-evaluar-el-rendimiento-de-microarquitecturas-asa%c2%adncronas\/","title":{"rendered":"Estudio e implementaci\u00f3n de un simulador para evaluar el rendimiento de microarquitecturas as\u00edncronas."},"content":{"rendered":"<h2>Tesis doctoral de <strong> Jos\u00e9 Manuel Colmenar Verdugo <\/strong><\/h2>\n<p>Null esta tesis se dedica al estudio e implementaci\u00f3n de una herramienta capaz de evaluar el rendimiento de un procesador superescalar as\u00edncrono de prop\u00f3sito general a trav\u00e9s de la simulaci\u00f3n, a nivel arquitect\u00f3nico, del comportamiento din\u00e1mico de una mic roarquitectura donde los tiempos de c\u00f3mputo de sus componentes sean variables. Para conseguir este objetivo se han cumplido una serie de objetivos secundarios cuyas principales aportaciones se explican a continuaci\u00f3n.  se ha propuesto y verificado un a metodolog\u00eda de caracterizaci\u00f3n de tiempos de c\u00f3mputo variables basada en la utilizaci\u00f3n de funciones de distribuci\u00f3n de probabilidad (fdps). Esta metodolog\u00eda, apoyada en conceptos estad\u00edsticos, parte de una muestra de retardos y obtiene como result ado una fdp suficientemente representativa.  se ha creado un modelo gen\u00e9rico para caracterizar la latencia de un circuito. Seg\u00fan el modelo, la latencia se obtiene como resultado de la agregaci\u00f3n de tres factores: tiempo de c\u00f3mputo, espera debida a la  disponibilidad del circuito receptor, y tiempo de protocolo. El modelo permite caracterizar circuitos s\u00edncronos, as\u00edncronos y mixtos como gals \u00f3 lags.  se ha propuesto una microarquitectura superescalar as\u00edncrona de 64 bits con predicci\u00f3n de saltos y ejecuci\u00f3n din\u00e1mica de instrucciones. La microarquitectura se divide en doce dominios de sincronizaci\u00f3n que se agrupan en cinco etapas: fetch, issue, exec, write-back y commit. Cada dominio puede disponer de una temporizaci\u00f3n independiente del resto .  se ha desarrollado y validado sim-async, un nuevo simulador arquitect\u00f3nico basado en simplescalar que modela la microarquitectura anteriormente descrita, separando su funcionalidad de su temporizaci\u00f3n. El simulador adopta la caracterizaci\u00f3n gen\u00e9ri ca de la latencia que se ha propuesto, utilizando fdps para describir la variabilidad en el tiempo de c\u00f3mputo. Tanto la configuraci\u00f3n general como la descripci\u00f3n de las funciones de distribuci\u00f3n se realiza a trav\u00e9s de archivos xml.  utilizando el sim ulador se ha realizado un estudio comparativo entre las configuraciones s\u00edncrona y as\u00edncrona de la microarquitectura, obteniendo un speedup de 1,12 a favor de la configuraci\u00f3n as\u00edncrona para los spec2000.  se ha propuesto adem\u00e1s una variaci\u00f3n en la m icroarquitectura donde el acceso a la cache de datos se realiza de manera as\u00edncrona, aprovechando as\u00ed la latencia variable de las operaciones de lectura. El resultado es una microarquitectura parcialmente as\u00edncrona (partially asynchronous microproces<\/p>\n<p>&nbsp;<\/p>\n<h3>Datos acad\u00e9micos de la tesis doctoral \u00ab<strong>Estudio e implementaci\u00f3n de un simulador para evaluar el rendimiento de microarquitecturas as\u00edncronas.<\/strong>\u00ab<\/h3>\n<ul>\n<li><strong>T\u00edtulo de la tesis:<\/strong>\u00a0 Estudio e implementaci\u00f3n de un simulador para evaluar el rendimiento de microarquitecturas as\u00edncronas. <\/li>\n<li><strong>Autor:<\/strong>\u00a0 Jos\u00e9 Manuel Colmenar Verdugo <\/li>\n<li><strong>Universidad:<\/strong>\u00a0 Complutense de Madrid<\/li>\n<li><strong>Fecha de lectura de la tesis:<\/strong>\u00a0 07\/11\/2008<\/li>\n<\/ul>\n<p>&nbsp;<\/p>\n<h3>Direcci\u00f3n y tribunal<\/h3>\n<ul>\n<li><strong>Director de la tesis<\/strong>\n<ul>\n<li>Antonio  Oscar Garnica Alcazar<\/li>\n<\/ul>\n<\/li>\n<li><strong>Tribunal<\/strong>\n<ul>\n<li>Presidente del tribunal: Luis (secretario) Pi\u00f1uel moreno <\/li>\n<li>  (vocal)<\/li>\n<li>  (vocal)<\/li>\n<li>  (vocal)<\/li>\n<\/ul>\n<\/li>\n<\/ul>\n<p>&nbsp;<\/p>\n","protected":false},"excerpt":{"rendered":"<p>Tesis doctoral de Jos\u00e9 Manuel Colmenar Verdugo Null esta tesis se dedica al estudio e implementaci\u00f3n de una herramienta capaz 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