{"id":84732,"date":"2018-03-10T00:09:03","date_gmt":"2018-03-10T00:09:03","guid":{"rendered":"https:\/\/www.deberes.net\/tesis\/sin-categoria\/impacto-de-organizaciones-de-cache-de-datos-segregada-en-sistemas-multiprocesador\/"},"modified":"2018-03-10T00:09:03","modified_gmt":"2018-03-10T00:09:03","slug":"impacto-de-organizaciones-de-cache-de-datos-segregada-en-sistemas-multiprocesador","status":"publish","type":"post","link":"https:\/\/www.deberes.net\/tesis\/ciencias-tecnologicas\/impacto-de-organizaciones-de-cache-de-datos-segregada-en-sistemas-multiprocesador\/","title":{"rendered":"Impacto de organizaciones de cache de datos segregada en sistemas multiprocesador."},"content":{"rendered":"<h2>Tesis doctoral de <strong> Julio Sahuquillo Borr\u00e1s <\/strong><\/h2>\n<p>Se espera que la frecuencia de reloj del procesador se incremente en un factor de 20 en los pr\u00f3ximos 10 a\u00f1os, mientras que los retardos debidos a la habilitaci\u00f3n de las filas en las memorias dram se reduzca tan s\u00f3lo en un factor de dos. Es decir la velocidad del procesador aumenta 10 veces m\u00e1s r\u00e1pido que la velocidad de la memoria principal.  este hecho implica que las posibles mejoras que se podr\u00edan llevar a cabo en el procesador de poco servir\u00edan sino se minimizan etas diferencias.  para conseguirlo, gran cantidad de la investigaci\u00f3n se ha centrado en las memorias cache del procesador y m\u00e1s concretamente en las memorias cache de datos.  una de las l\u00edneas de esta investigaci\u00f3n se ha dirigido a proponer nuevos esquemas de cache en el nivel uno de la jeraqu\u00eda de memoria.  los modelos propuestos se han dise\u00f1ado tanto para sistemas monoprocesador como para sistemas multiprocesador de memoria compartida.  en este \u00faltimo sentido, se han realizado las extensiones oportunas al protocolo de coherencia de invalidaci\u00f3n en exritura berkeley. Algunos de los resultados se han obtenido considerando adem\u00e1s del citado, el protocolo mesi (m\u00e1s utilizado en los protocolos comerciales) como protocolo de coherencia.Continuando en esta l\u00ednea, se han dise\u00f1ado protocolos competitivos que utilizan la informaci\u00f3n almacenada acerca del comportamiento del bloque en las caches del nivel dos.  por \u00fatlimo, para comparar la bondad de los modelos propuestos, se han comparado sus prestaciones conlas ofrecidas por otros esquemas de chaches de datos segregada, propuestos por otros autores y los cuales han sido ampliamente referenciados en la bilbiograf\u00eda. Los resultados demuestran que los modelos propuestos, utilizando una capacidad de 18 kb ofrecen prestaciones similares a una cache econvencional con una capacidad te\u00f3rico-equivalente de unos 26-27 kb. Adem\u00e1s superan las prestaciones de los otros modelos de la bibliograf\u00eda.<\/p>\n<p>&nbsp;<\/p>\n<h3>Datos acad\u00e9micos de la tesis doctoral \u00ab<strong>Impacto de organizaciones de cache de datos segregada en sistemas multiprocesador.<\/strong>\u00ab<\/h3>\n<ul>\n<li><strong>T\u00edtulo de la tesis:<\/strong>\u00a0 Impacto de organizaciones de cache de datos segregada en sistemas multiprocesador. <\/li>\n<li><strong>Autor:<\/strong>\u00a0 Julio Sahuquillo Borr\u00e1s <\/li>\n<li><strong>Universidad:<\/strong>\u00a0 Polit\u00e9cnica de Valencia<\/li>\n<li><strong>Fecha de lectura de la tesis:<\/strong>\u00a0 29\/05\/2000<\/li>\n<\/ul>\n<p>&nbsp;<\/p>\n<h3>Direcci\u00f3n y tribunal<\/h3>\n<ul>\n<li><strong>Director de la tesis<\/strong>\n<ul>\n<li>Ana Pont Sanju\u00e1n<\/li>\n<\/ul>\n<\/li>\n<li><strong>Tribunal<\/strong>\n<ul>\n<li>Presidente del tribunal: jose Duato marin <\/li>\n<li> De dios hern\u00e1ndez agust\u00edn (vocal)<\/li>\n<li>veljko Milutinovic (vocal)<\/li>\n<li>ram\u00f3n Puigjaner trepat (vocal)<\/li>\n<\/ul>\n<\/li>\n<\/ul>\n<p>&nbsp;<\/p>\n","protected":false},"excerpt":{"rendered":"<p>Tesis doctoral de Julio Sahuquillo Borr\u00e1s Se espera que la frecuencia de reloj del procesador se incremente en un factor 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