{"id":98394,"date":"2018-03-11T10:19:12","date_gmt":"2018-03-11T10:19:12","guid":{"rendered":"https:\/\/www.deberes.net\/tesis\/sin-categoria\/renombre-de-registros-especulativo\/"},"modified":"2018-03-11T10:19:12","modified_gmt":"2018-03-11T10:19:12","slug":"renombre-de-registros-especulativo","status":"publish","type":"post","link":"https:\/\/www.deberes.net\/tesis\/arquitectura-de-ordenadores\/renombre-de-registros-especulativo\/","title":{"rendered":"Renombre de registros especulativo"},"content":{"rendered":"<h2>Tesis doctoral de <strong> Jes\u00fas Alastruey Bened\u00e9 <\/strong><\/h2>\n<p>La ejecuci\u00f3n de instrucciones fuera de orden aumenta el rendimiento de los procesadores de altas prestaciones pero tambi\u00e9n complica la gesti\u00f3n del banco de registros f\u00edsico (physical register file, prf). La t\u00e9cnica del renombre de registros solventa los riesgos asociados a este agresivo modelo de ejecuci\u00f3n y permite soportar especulaci\u00f3n de control e interrupciones precisas. Sin embargo, el renombre convencional no hace un uso eficiente de los registros f\u00edsicos ya que, durante gran parte del tiempo, \u00e9stos contienen valores que no van a ser le\u00eddos. En consecuencia, los procesadores requieren m\u00e1s registros de los estrictamente necesarios para almacenar los valores que van a ser le\u00eddos en el futuro. Este sobredimensionamiento del prf puede aumentar su tiempo de acceso a dos ciclos, o limitar la frecuencia del procesador, con el consiguiente efecto negativo en el rendimiento del procesador. Adem\u00e1s, cada vez son necesarios bancos de registros con m\u00e1s entradas para aprovechar el paralelismo a nivel de instrucci\u00f3n. En los modernos procesadores simultaneous multithreading (smt) este requerimiento se ve agravado por la necesidad de almacenar los valores generados por varios hilos de ejecuci\u00f3n.  el principal objetivo de esta tesis es proponer nuevas estrategias de renombre de registros que mejoren la gesti\u00f3n del prf y as\u00ed aumentar su rendimiento en t\u00e9rminos de prestaciones, velocidad, consumo o \u00e1rea. En concreto, se pretende mejorar la utilizaci\u00f3n de los registros, reduciendo el tiempo que un registro f\u00edsico permanece asignado a uno l\u00f3gico. Existen trabajos previos en esta misma l\u00ednea, pero ninguno ha llevado esta mejora al l\u00edmite de reutilizar un registro f\u00edsico tan pronto como no tenga consumidores pendientes. Esta tesis busca ese l\u00edmite mediante una nueva estrategia de renombre basada en la predicci\u00f3n del \u00faltimo uso de un registro f\u00edsico. Este trabajo analiza la viabilidad de este nuevo tipo de predicci\u00f3n y propone dos dise\u00f1os de predictores de \u00faltimo uso. De forma original, a uno de los dise\u00f1os se le aplican t\u00e9cnicas de decaimiento (decay) para reducir su consumo est\u00e1tico de energ\u00eda y a la vez tratar de mejorar sus prestaciones aprovechando su car\u00e1cter \u00abpegajoso\u00bb (sticky). Para explotar la predicci\u00f3n de \u00faltimo uso, se propone una microarquitectura capaz de soportar pol\u00edticas de omisi\u00f3n de asignaci\u00f3n y de liberaci\u00f3n anticipada de registros f\u00edsicos. Se detallan los cambios microarquitect\u00f3nicos necesarios para la correcta gesti\u00f3n de dependencias, localizaci\u00f3n de operandos y recuperaci\u00f3n por fallo de predicci\u00f3n. La microarquitectura propuesta tambi\u00e9n puede soportar otro tipo de pol\u00edticas de renombre especulativo. Finalmente, como paso previo a la aplicaci\u00f3n de estas ideas a procesadores smt, se propone un procedimiento para obtener la pol\u00edtica m\u00e1s eficiente distribuyendo los registros f\u00edsicos entre los distintos threads en ejecuci\u00f3n.<\/p>\n<p>&nbsp;<\/p>\n<h3>Datos acad\u00e9micos de la tesis doctoral \u00ab<strong>Renombre de registros especulativo<\/strong>\u00ab<\/h3>\n<ul>\n<li><strong>T\u00edtulo de la tesis:<\/strong>\u00a0 Renombre de registros especulativo <\/li>\n<li><strong>Autor:<\/strong>\u00a0 Jes\u00fas Alastruey Bened\u00e9 <\/li>\n<li><strong>Universidad:<\/strong>\u00a0 Zaragoza<\/li>\n<li><strong>Fecha de lectura de la tesis:<\/strong>\u00a0 21\/12\/2009<\/li>\n<\/ul>\n<p>&nbsp;<\/p>\n<h3>Direcci\u00f3n y tribunal<\/h3>\n<ul>\n<li><strong>Director de la tesis<\/strong>\n<ul>\n<li>Teresa Monreal Arnal<\/li>\n<\/ul>\n<\/li>\n<li><strong>Tribunal<\/strong>\n<ul>\n<li>Presidente del tribunal: julio ramon Beivide palacio <\/li>\n<li>Marta Jim\u00e9nez castells (vocal)<\/li>\n<li>Luis Pi\u00f1uel moreno (vocal)<\/li>\n<li>ram\u00f3n Canal corretger (vocal)<\/li>\n<\/ul>\n<\/li>\n<\/ul>\n<p>&nbsp;<\/p>\n","protected":false},"excerpt":{"rendered":"<p>Tesis doctoral de Jes\u00fas Alastruey Bened\u00e9 La ejecuci\u00f3n de instrucciones fuera de orden aumenta el rendimiento de los procesadores de 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